tbFYTcvM.txt

allegro培訓問題及回答匯總




1 無論哪個版本都經常出現自動退出，提示為非法操作，然后不能存盤，自動退出。（ALLEGRO）
（出現這種情況，主要是操作系統方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出錯概略提高許多。事實上，設計人員應充分使用Allegro的Autosave功能，以避免各種情況下引起的數據丟失。提示：Allegro在異常退出時，會在當前設計目錄下產生一個后綴為sav的文件。用Allegro打開該文件，另存為brd文件即可）
2在ALLEGRO中，編輯焊盤時，經常會出現“執行程序錯誤”而退出程序，且沒有備份文件，導致之前的工作白費。
（此問題14.1已經解決，而且同樣與操作系統有關）
3 在從自動布線器（SPECCTRA）建軍回到ALLEGRO后，輸出表層的線、孔就與器件成為一個整體，移動器件時，線、孔就附在上面一起移動。
（實際上，這個功能是Cadence應大多數用戶要求而添加上的，主要是為了方便移動器件的時候fanout后的引腿和via能跟著一起移動。如果你實在不愿意這么做，可以執行下面這個Skill程序解決，以后版本將會有選項供用戶選擇：
; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
; put in during an Allegro session.
;
; To install: Copy del_cline_prop.il to any directory defined
; within your setSkillPath in your
; allegro.ilinit. Add a "load("del_cline_prop.il")"
; statement to your allegro.ilinit.
;
; To execute: Within the Allegro editor type "dprop" or
; "del cline props". This routine should
; only take seconds to complete.
;
; Deficiencies: This routine does not allow for Window or
; Group selection.
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
; SUPPORT FOR THIS PROGRAM.
;
; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props" 'delete_cline_prop)

(defun delete_cline_prop ()
;; Set the Find Filter to Select only clines
(axlSetFindFilter ?enabled (list "CLINES" "VIAS")
?onButtons (list "CLINES" "VIAS"))

;; Select all clines
(axlClearSelSet)
(axlAddSelectAll) ;select all clines and vias

(setq clineSet (axlGetSelSet))
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
(axlClearSelSet) ;unselect everything
)
4.用貼片焊盤（type=single）做成的package，用tools\padstack\modify design padstack...編輯，發現type變成了blind/buried。為什么會這樣？
（這是軟件顯示上的小漏洞，但是絲毫不影響使用，焊盤還是事實上的single）
5.修改過焊盤后以同名保存（替換了原來的焊盤），但是用tools\padstack\modify design padstack...檢查用該焊盤做的package，發現仍舊是老焊盤，而事實上任何目錄中老焊盤都不存在了。既然allegro是要到pad_path中調用焊盤的，為什么會出現這種情況？
(修改完焊盤之后, 需要update pad才能更新，因為Allegro是把相關的數據都納入到brd文件集中管理的)
6.打開padstack editor就會出現這樣的提示：pad_designer:Can't open journal file。于是新做的焊盤無法保存，提示：failed to open file '#T001632.tmp'。
（請檢查系統環境變量設置是否正確；另外所有路徑都不能使用漢字）
7.AELLGRO中竟然無UNDO、REDO這種常用FUNC,讓人非常費解!!!
（15.0版本將增加Undo、Redo功能）
8，ALLEGRO中直接從庫中調的元件不能定義網絡及 Ref des。
(是的。這樣一來可以保證你LAYOUT結果和原理圖目的是一致的，而不會因為不小心而出錯。一般我們不應該直接從庫中調元件，而應通過導入新的NETLIST來增加新元件.)
9，公英制轉換偏差太大。
（由于計算精度的限制，公英制的來回轉換會產生一定的累積誤差，因此在設計過程中，應盡量避免頻繁轉換公英制）
10，對于顏色的設置不能EXPORT 顏色文件，每塊PCB都必須重新設置顏色。
（Allegro沒有保存顏色表的功能，但是可以通過其他簡單的方法解決，如：調用Script功能；或著準備一個空板，里面只保存偏好的顏色設置，把網表Export到這個空板就可以了）

11，Allegro里沒有對齊元件的功能。
（后面版本的Allegro將會有對齊功能）
12，垃圾文件太多，不知那些有用。
（Cadence實際上極少產生垃圾文件，許多文件都是設計高速PCB所需要的。）
13，Allegro步線抓焊盤的功能太弱，不能保證線段結束時連接在PIN的中心。
(在Allegro右面的Control panel->Option中選擇:Snap to connect point，并請在布線時連到Pad前,右鍵選TOGGLE即可。如經常性出現此問題，可將TOGGLE設成快捷鍵方式)

14，編輯Shape時,選擇Boundary還得十分小心，有一點重合都不行。
（可以通過調整GRID來修改銅箔，這樣一來更容易）
15.CCT布線時網絡不高亮;由ALLEGRO到CCT前布的線只能刪除,不能回退,不能自動優化鼠線.
16.ALLEGRO:鼠線不能只顯示當前屏幕上的PIN的鼠線,全屏布線時高亮不明顯.
(方法一：可以在setup->user preference->display中，勾選display_nohilitefont項，將高亮設為實線顯示；
方法二：改變高亮顏色。點擊Hilight按鈕，右面控制面板的Option欄會提供可選擇的顏色表；
方法三：使用Shadow Mode，明暗的對比度可以在Color and Visibility中的Shadow Mode項調整。)
三種方法配合使用，會得到更好的顯示效果。


17.在ALLEGRO中,改變線寬時鼠標需放在線寬欄的右邊才可改變。
(使用時光標應在Control Panel區域，一旦移到Work area就開始執行Allegro命令，因此就不能再進行輸入，不過這個問題是可以改進的)
18．在ALLEGRO中沒有網絡也可以走出一根走線.（很容易造成多余的線頭）并且清除線頭及多余過孔也不徹底！（GLOSS命令）
(如何去掉斷線頭？分為有網絡屬性的斷線頭和VIA，同無網絡屬性的斷線頭兩種。
對無net的斷線頭，可以通過Hilight 來實現，要把Hilight 的Color同client相區別。可多試幾試hilight的color來發現斷線頭。

圖一


對有net屬性的斷線頭和VIA(如圖二),可采用:

圖二
在ROUTE/GLOSS/PARAMETER下,選中1,2,3項,點選GLOSS即可(如下圖)：

點擊左邊的方按鈕，還可以改變參數的設定。
19．14.0的原理圖到14。1的PCB轉網表時在空板時可以轉入，但是后來網表變化，不能轉進來
（報錯：NET NAME ALREADY EXIST），有時換一臺機器即可，隨機性很大！
（此問題已解決，請安裝最新的補丁盤或到下面地址下載補丁程序、安裝：
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
20．ALLEGRO中最好可以方便走排線。
(CCT具備此功能。Allegro走排線功能正在開發中)
21.用Net logic 改變的網絡不能反標至原理圖
（可以。用tool2->design association可以反標網絡）
22.Allegro沒有BUS走線的功能，差分線不能同時布線
(目前走BUS線可以到CCT里完成。從PSD14.2開始，Allegro對差分線的處理功能將會大大加強)
23.CCT差分線布線困難，經常不能轉彎，而且有時候想單獨處理其中一根線時不被允許
（這種情況可在ALLEGRO中處理,15.0將會對此做較大改進）
24.布線時設定過孔，無法用預纜方式，只能自己去了解過孔名，然后自己敲名字。
（這的確是一個缺點。該問題已列入15.0改進計劃）
25.在allegro里推動過孔時有可能會冒出一大堆錯，還不能undo.
（14.2對過孔的推擠有很大改進）
26.有時優化走線時，舊線還需要再手動刪除。
（優化走線是在原走線的基礎上進行，因此不會有新線產生）
27.設定最小線長與最大線長,當線長小于設定時,沒有DRC報錯(ELECTRICAL CONSTRAINT SPREATSHEET)
（在14.0版本以后，Allegro增加了未布線的最小線長檢查，可以通過對環境變量CHECK_MIN_DELAYS的設置來實現，如果設置為ON的話，當線長小于設定時，將會有DRC報錯。其檢查的依據是兩個PIN之間飛線的曼哈頓距離）
28.13.6做的原理圖,轉到14.1不能將數據傳遞給已經UPREV的原13.6的板.
（問題提的不很清楚。從14.0開始：
1、因為添了約束管理器,不能從高版本的向低版本傳遞數據；
2、uprev13.6的板時Flash symbol也需要uprev，勾選use preference中Misc里面的old_style_flash_symbols即可；也可以使用批處理轉換，DOS命令：
FOR %%f IN (*.bsm) DO flash_convert %%f
3、如果跟約束有關，要注意原來的DELAY_RULE 和MATCHED_DELAY已改為 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）
29. ALLEGRO中UPDATE SYMBOLS 時,LIBRARY中的該元件明明已改過來,
但就是不能UPDATE過來,并且從PACKAGE SYMBOL 中也看不到該器件(不選DATA BASE,就選LIBRARY)
（應該是路徑方面的問題，不然Package Symbol里不會看不到的，請仔細檢查一下環境變量的設置。或者你可以這么試試，在Concept里重新以Phisical方式Add這個器件，然后Export（用Update Allegro Board 并且勾選ECO）


[此貼子已經被管理員于2008-6-14 0:53:31編輯過]




7.95 KB, 下載次數: 118

Allegro常見問題與解決